整理 & 编译：深潮 TechFlow

嘉宾：Dylan Patel，SemiAnalysis 创始人

主持人：无（独立解说视频）

播客源：SemiAnalysis

原标题：Did China just beat Intel?

播出日期：2026 年 7 月 20 日

利益声明：本期视频是 SemiAnalysis 旗下 STEEL 拆解实验室首份公开报告的解读，直接推广其付费拆解产品。SemiAnalysis 与老牌拆解巨头 TechInsights 存在直接商业竞争关系（后者正被私募股权出售，SemiAnalysis 营收已超过 TechInsights）。以下内容忠实呈现其技术分析，不代表本刊立场。

要点总结

SemiAnalysis 把华为最新旗舰芯片麒麟 9030 切开，放在电子显微镜下测量最细的金属线宽。结果出乎意料：中芯国际第三代 7 纳米工艺 N+3 的最小金属间距只有 32.5 纳米，比 Intel 最新 18A 工艺在 Panther Lake 上用的 36 纳米还要窄。一家被切断 EUV 光刻机供应的中国晶圆厂，布线密度上压过了 Intel 的领先节点。

但 SemiAnalysis 自己在报告里就提醒，这个数字是被刻意挑出来的。N+3 确实在晶体管密度上追平了台积电的 N6，代价是四重图案化、更多光罩、更高成本和更低良率；性能和功耗更是掉队，麒麟 9030 大概只相当于三年前的安卓旗舰。说白了，中国芯片还落后好几年，但落后不等于卡死。出口管制没有拦住中国，只是换了一道题。视频最后那句话最值得琢磨：中国不必追上台积电，只要好到完全不再需要台积电就够了。

精彩观点摘要

关于那个惊人的标题数字

• "一家被切断最先进工具、没有 EUV 的中国晶圆厂，布线密度比 Intel 的领先 EUV 节点还紧了大约 10%。"
• "最小金属间距只是密度的一部分，它说明不了逻辑开关有多快、烧多少电。"
• "这个数字是真的，只是它量的东西，并不决定谁赢。"

关于没有 EUV 怎么做到 EUV 级密度

• "EUV 让你大概一枪打出一张精细图案。没有 EUV，就得更有创造力。"
• "每多走一遍，就多一层光罩、多一次对准、多一次出错的机会，成本更高，良率更低。"
• "SMIC 确实靠 brute force 把 DUV 干到了 EUV 级密度，但代价是更多光罩、更多步骤、更多失败的可能。这算不上平手。"

关于密度追平、性能掉队

• "线变细了，密度上去了，但节点的物理没有跟上。"
• "苹果那些小小的能效核，整数性能居然跑赢了华为的大核，而且只烧 1 瓦，华为大核要烧 4.5 瓦。"
• "SMIC 算是追错了维度。"

关于为什么大家还怕中国

• "落后几年，和卡死不动，是两回事。"
• "你可以继续爬墙，但墙只会越来越陡。"
• "出口管制没有拦住中国，只是换了一道中国在解的题。"

关于真正的胜负手

• "中国不必成为台积电才有意义。他们只需要好到完全不再需要台积电。"

没有 EUV 的中国，差距到底多大

眼下，半导体制造的世界被分成两拨：有 EUV 光刻机的，和没有的。失去 EUV 对中国是明显的劣势，但这个制造差距到底有多大？

这是一颗海思麒麟 9030，华为最新旗舰手机里的芯片。几周前，SemiAnalysis 把它切开，放到电子显微镜下，测量芯片内部最细的导线，也就是金属间距。看到的结果出乎意料。

麒麟 9030 内部最小的金属间距只有 32.5 纳米，比 Panther Lake 还要小，而后者用的是 Intel 全新的 18A 节点。一家被切断最先进工具、没有 EUV 的中国晶圆厂，布线密度比 Intel 的领先 EUV 节点还紧了大约 10%。

这期视频要搞清楚三件事：SMIC 没有 EUV 是怎么做到的；为什么线更细不一定代表更好；以及为什么即使落后好几年，中国已经开始在晶圆制造这张桌子上成为一个重要玩家。

STEEL 拆解实验室：这些数字从哪来

先说说这些数字和测量到底从哪来，因为这件事本身挺酷。

SemiAnalysis 建了一个拆解实验室，叫 STEEL，全称是 SemiAnalysis Teardown Engineering and Evaluation Lab。拆解，顾名思义，就是把世界上最先进的芯片物理拆开，逆向工程它是怎么做出来的。过去大概二十年里，能规模化做这件事的基本就一家公司，现在不是了。

所以你接下来看到的所有东西，截面、线宽、晶体管数量，全部直接来自 STEEL。

躺在"手术台"上的是麒麟 9030，华为的旗舰 SoC，基于 SMIC 第三代 7 纳米工艺，内部代号 N+3，也是目前中国最先进的工艺。

但一个数字单独看没有意义，得有个参照。所以 STEEL 同时还拆了另一颗芯片，联发科 Helio G99，一颗廉价手机 SoC，用的是台积电 N6 工艺。原因很简单：台积电 N6 和 SMIC 的 7 纳米 N+3 大致在同一档，同一个级别的节点。一个用西方最好的设备做，一个在中国、在出口管制下做。把两颗放同一台显微镜下，结果 hopefully 能讲出完整的故事。

N+3 vs N6：密度确实追平了

先别急着看和 Intel 18A 的标题对比，先看 N+3 对 N6。SMIC 的 N+3 有没有做到比 N6 更细的金属间距？简单回答，做到了。

麒麟 9030 内部最低的金属间距测出来是 32.5 纳米，而基于 N6 的 Helio G99 最细金属间距是 40 纳米，差距相当可观。

但"线更细"说的是密度，说的是一平方毫米里能塞多少逻辑，并不直接说明这颗芯片或这个节点整体好坏。最小金属间距只是等式的一部分，它说明不了逻辑开关有多快、烧多少电。

纯看密度，SMIC 确实做到了。N+3 大约是每平方毫米 1.13 亿个晶体管，台积电 N6 大约 1.08 亿。所以没错，SMIC 最新的 DUV 节点，密度真的超过了一个 EUV 节点。

没有 EUV 怎么做到 EUV 级密度：多重图案化与 DTCO

那没有 EUV，怎么打到 EUV 级别的密度？有两个招，各有各的代价。

第一招是多重图案化。EUV 让你大概一枪打出一张相对精细的图案。没有 EUV，就得更有创造力。做法是先打出一张粗图案，沿边缘沉积一层薄薄的 spacer，然后刻蚀，再用这些 spacer 当成一张全新的、更细的掩膜。有点像画一条线，描它的两条边得到两条更细的线，然后再来一遍。做一次叫自对准双重图案化（SADP），自对准是因为 spacer 自己沿着已有图案定义出来。做两次就是四重图案化（SAQP）。SMIC 最细的层需要四重那个版本。

每多走一遍，就多一层光罩、多一次对准、多一次出错的机会，成本更高，良率更低。"你知道我不喜欢低良率。"

第二招是 DTCO，设计和工艺协同优化。意思是不再把芯片设计和制造工艺当成两个独立问题，而是一起优化。实际操作上就是压缩单元版图本身：每个晶体管用更少的鳍，把栅极接触直接做到有源栅上方而不是偏在一侧，或者缩小相邻单元之间的隔离间距。

每个 DTCO 技巧都能抠回一点面积，但每一个也让晶体管更脆弱、更难建模。所以 SMIC 确实在密度上追平了台积电的 EUV 节点，但靠的是用更多光罩、更多步骤、更多失败可能去 brute force DUV。这算不上平手。

密度追平，性能和功耗却掉了队

密度看起来挺震撼，但这也恰恰是它开始崩的地方。因为面积是最容易改的维度，功耗和性能要难得多。

自从 Dennard 缩放定律在 2000 年代中期失效之后，那条以 Robert Dennard 命名的老规矩（晶体管缩小就更快更省电）就没了。那种免费缩放已经结束，上了 DTCO 之后，速度和效率得分别去争，鱼和熊掌不能兼得。

这恰恰是 SMIC N+3 节点上能看到的。麒麟 9030 Pro 是一颗相对密的芯片，但性能大概只相当于三年前的安卓旗舰。对上今天苹果、高通、联发科、三星最好的，根本不在一个档次。效率差距比速度差距还大。

最典型的例子是苹果那些小小的能效核，真正很小的那种。苹果的 E 核整数性能跑赢了华为的大核 prime core，而且只烧大约 1 瓦，华为大核要烧 4.5 瓦。按每时钟性能算，华为的 prime core 大致落在 Arm Cortex-X2 那个水平，2021 年的设计。说实话，这是相当体面的工程。但苹果 2020 年的 M1，在相近功耗下每时钟性能还快大约 35%。而当前领先阵营比这两者都领先好几步。

所以 N+3 在密度上对台积电 N6 有微弱优势，但 N6 已经是好几年前的节点了。苹果和高通已经在 N4、N3 上做芯片，更密，电压频率曲线也好得多。今年晚些时候基于 N2 的芯片也要来了。人家晶体管更多，每一个都在更低功耗下开关得更快。SMIC 算是追错了维度。线变细了，密度上去了，但节点的物理没有跟上。

和 Intel 18A 比：标题是真的，量的却不是决定胜负的东西

把 N+3 和 Intel 最新的 18A 放一起，反差更明显。纸面上 18A 可以做到 32 纳米的 M0 金属间距，和 N+3 持平。但在 Panther Lake 上，Intel 大量使用高性能单元，金属间距放宽到 36 纳米。

根据设计目标，更宽松的 M0 间距也能带来成本和良率上的好处，因为它降低了复杂度。但前提是你有自由决定在哪、怎么缩，这意味着"比 Intel 还细"这个标题虽然是真的，却说不了竞争力。数字是真的，只是它量的东西，并不决定谁赢。

论晶体管密度，18A 明显甩开 N+3，哪怕金属间距稍微宽松一点。因为就像芯片不只是密度，密度也不只是 M0 金属间距。背面供电让你能把正面金属间距做更小，因为电源连接从芯片背面进来。

为什么大家还怕中国：落后不等于卡死

那为什么大家还在怕中国？因为落后几年，和卡死不动，是两回事。

SMIC 在 DUV 上还有成长空间。更细的低层金属，比如 M0 只是第一层金属，之后还有很多层。更短的单元、更紧的栅极间距。纸面上，未来的 N+4 大致能追上台积电 N5 级别的密度，带背面供电的 N+5 能到 Intel 18A 级别的密度。但再说一遍，只是密度，功耗和性能追不上。

关键在于，难度是累积的。每一个优化单独看都合理，但没有 EUV 把它们全叠起来，每一个新节点都比上一个更慢、更贵、更不宽容。你可以继续爬墙，但墙只会越来越陡。

出口管制没有拦住中国，只是换了一道中国在解的题。

而且知识在扩散。SMIC 被要求把 N+2 和 N+3 授权给其他国产晶圆厂。如果这些工艺经验流到 AI 加速器上，卡脖子点就不再是某一家可以被制裁的晶圆厂，而是一整个生态系统。

真正的胜负：好到不再需要台积电

快速回顾一下 SMIC 的 7 纳米 N+3 节点。没有 EUV，还没有背面供电。复杂度更高、成本更高，效率差距实实在在。按前沿每一项要紧的指标看，中国并没有在拉近和台积电、Intel、三星的距离。显微镜下这点基本清楚。

但"落后于前沿"和"无关紧要"是两码事。如果国产芯片好到能用在手机、推理、网络、任何对安全敏感的领域，那就是赢。中国不必成为台积电才有意义。他们只需要好到完全不再需要台积电。

视频里所有内容都出自 STEEL：die annotation、block 级分析、直接切穿逻辑和存储的电子显微镜截面。视频里有很多没展开的：完整工艺流程、材料分析、鳍测量、封装拆解。想看 SMIC 最新节点真正深挖的，可以看 SemiAnalysis 的拆解文章，链接在视频简介里。

这是 STEEL 第一份公开报告，后面肯定还有更多。喜欢这类内容的可以订阅。"我很想听听你们怎么看这一个。好到不再需要台积电，到底够不够好？在评论区告诉我。"