台积电A14工艺将SRAM单元面积缩至0.017平方微米以下，时隔8年重启微缩

10 月 26 日，台积电计划在目标于 2028 年量产的 A14 工艺中，将高密度 6T SRAM（静态随机存取存储器）位单元面积缩小至 0.017 平方微米以下，打破自 2020 年 N5 工艺以来长期停滞在约 0.021 平方微米的局面。 报道称，台积电预计将在年末公布相关研究成果。按目前已披露的数据，A14 工艺的 SRAM 单元面积有望领先英特尔 18A 工艺；后者此前公布的高密度 SRAM 单元面积为 0.021 平方微米。由于三星尚未公开最新工艺的具体 SRAM 单元尺寸，暂时难以进行直接比较。 SRAM 是 CPU、GPU 及 AI 加速芯片内部用于高速缓存的关键存储组件。单元面积缩小后，同等芯片面积可容纳更多缓存，有助于缓解 AI 芯片的数据访问瓶颈，并改善性能与能效。 台积电表示，A14 工艺相较 N2 工艺的目标是性能提升 10% 至 15%、功耗降低 25% 至 30%、芯片密度提高约 20%。该工艺目前正朝 2028 年量产目标推进，但最终良率、成本及客户采用情况仍有待确认。[原文链接](BlockBeats)