细读华为何庭波的署名论文来理解“韬（τ）定律”，从这篇论文能看到“韬（τ）定律”在缩放时间理论上的五个核心要点，但是越细看你越会发现华为、英伟达、台积电几家在未来的演化迭代路径上的底层逻辑是一致的。详细聊聊我的理解。 1、先说“韬（τ）定律”的五个核心要点 1）LogicFolding / 逻辑折叠。 文中给出的定义是：LogicFolding 是一种设计方法，把数字电路、模拟电路和存储电路划分到垂直堆叠的有源层中，通过缩短关键路径走线来优化性能、功耗和面积。它不是简单把封装做厚，也不是普通 2.5D Chiplet，而是更接近“把原本二维平铺的逻辑电路折到垂直方向 2）Unified Bus统一总线， 传统 AI 集群需要多层协议栈：PCIe、NVLink 或专有互联、以太网或 InfiniBand、RDMA、软件消息传递等。每一层协议转换都会增加序列化、DMA 缓冲、握手和延迟。 Unified Bus 的目标是用一个在机箱内和机箱间都运行的单一协议，替代这些协议栈，并在整个系统中暴露原生内存语义。论文称，这能把远程访问延迟从传统协议栈的几十微秒级降到约 100 纳秒，沿主要通信轴线的系统 τ 降低约 500 倍；在机架规模上，使系统更接近一台结构一致的单一机器，内部称为 System-as-One-Chip / 系统即芯片。这其实就是芯片—服务器—机柜—数据中心级别的系统协同。 3）Hi-ONE近封装光引擎 何庭波的论文认为，当单个 AI 芯片带宽进入 Tb/s 级别时，铜缆布线会遇到体积、SerDes、散热、供电和可靠性限制。华为提出的Hi-ONE是一种近封装光互连节点引擎。文中称单 Hi-ONE 模块可提供 8 Tb/s 带宽，把 SerDes 传输距离从约 100 厘米缩短到约 5 厘米，同时把面板间传输距离从不足 1 米扩展到 100 米。 这说明华为的系统级路线也把光互连纳入核心架构，不只是外部光模块，而是更接近 near-package optical I/O / 近封装光 I/O。 4）3D Folding 论文认为，传统 2.5D AI 芯片存在一个几何矛盾：逻辑芯片面积按 N² 增长，所以计算能力按面积增长；但 HBM、SerDes、供电等资源主要沿封装边缘进入，带宽、I/O 和电源能力只按周长 N 增长。计算能力按 N² 扩，边缘资源按 N 扩，二者差距会越来越大。 3D Folding的作用是把原来位于边缘的资源转移到表面或垂直方向：电源通过背面供电和集成电压调节器，高速存储通过与逻辑混合键合，光 I/O 通过近封装 Hi-ONE，从而让内存、互连、电源和逻辑同步扩展。 华为把3D折叠视为 AI 加速器在 2030 年后继续扩展的核心拓扑。 5）逻辑与内存重新融合 论文还有一个重要产业判断：过去几十年，CPU 和内存是解耦发展的；但 AI 时代正在逆转这种解耦。 原因是AI工作负载对内存带宽、延迟、功耗和封装的要求极高。HBM、混合键合、3D 堆叠 SRAM 都说明：数据传输和计算本身一样重要，逻辑和内存正在重新走向紧密物理集成。论文进一步判断，随着逻辑和内存融合，供应链中的影响力会向内存和封装供应商倾斜。 2、论文还列举了“韬（τ）定律”未来的挑战在于： 1）EDA 工具链不够。 传统 EDA 是二维时代的工具，主要在面积、时序、功耗之间优化。全尺寸 LogicFolding 需要工具把多个堆叠芯片视为一个连续设计实体，在单元粒度而不是模块粒度上跨层布局，并对垂直互连、TSV、KOZ 排除区、晶圆间工艺偏差做统一签核。论文称华为已有初步内部工具，但 τ 原生、开放、多物理场、3D 原生工具链仍是未来十年最重要的赋能投资之一。 2）晶圆间工艺偏差。 LogicFolding 可能把不同批次甚至不同节点的晶圆进行键合，阈值电压、驱动电流、互连 RC 偏差会影响时钟分布和保持时间裕量，需要智能冗余、自适应补偿和 τ 感知签核。 3）垂直互连不是免费的。 混合键合和 TSV 都会带来电阻、电容和面积开销，TSV 的 keep-out zone 还会挤占标准单元，所以逻辑折叠必须证明“缩短水平连线获得的收益”大于“增加垂直互连的成本”。 4）τ 是时间定律，不是能耗定律。 论文承认，如果速度提升 10 倍但功耗也提升 10 倍，系统仍可能超出电力约束。因此，τ 缩放必须和能量优化配套，包括近封装/共封装光学、背面供电、内存内计算、动态电压频率调节等。 整体上从这篇论文能看出，“韬（τ）定律”是体系化设计创新 + 三维集成 + 封装/键合工艺，而不是传统意义上的“制程节点突破”。“韬定律”更像是从单点工艺创新，转向体系化、系统级提升。 在先进制程受限、摩尔定律经济性下降的背景下，华为提出一种后摩尔时代的系统级缩放路线：以 τ 时间常数为统一指标，通过 LogicFolding、Unified Bus、Hi-ONE、3D Folding、逻辑—内存融合和 τ 原生 EDA，把性能提升从单点制程竞争转向全栈系统工程。 3、为什么说华为、英伟达、台积电几家在未来的演化迭代路径上的底层逻辑是一致的？ 从个人角度这和台积电先进封装、英伟达NVLink/HBM/CPO/AI Factory 的方向本质相通。 大家都在解决同一个问题：数据移动太慢、太贵、太耗电。 这其实是全球半导体巨头共同迈向“后摩尔时代”的终极共识。 无论是华为的“韬定律”，还是国际巨头的动向，都在整体系统上下功夫： 1）台积电： 早就意识到先进制程太贵且良率存在物理瓶颈，因此大力发展 CoWoS 和 SoIC 等先进封装技术，像搭积木一样把多个小芯片（Chiplet）拼在一起。 2）英伟达： 现在的 AI 算力怪兽（如 Blackwell 架构及后续产品），其优势不仅在于单颗 GPU 核心的制程，更在于它通过 NVLink 高速互连技术，把海量的高带宽内存（HBM）和光芯片高度集成在一起，打破了“内存墙”和“通信墙”。 3）华为： 面临外部环境的极限施压，必须在缺乏最尖端制造设备的情况下，依靠先进封装、新材料、光电共封装（CPO）和极其强大的系统工程能力，来硬生生“拼”出等效于 1.4nm 的综合性能。 当然差异也是有的。 例如台积电的先进封装回答的是：“我如何把多个 die、HBM、chiplet、硅中介层、RDL、混合键合做成可量产、可测试、可良率控制的产品？” 华为“韬定律”回答的是：“在制程缩微受限时，我如何从器件、电路、芯片、系统全链路降低 τ，让性能、能效、密度继续提升？” 两者本质相通，因为都在解决：数据搬运太慢、太耗电、太占面积。但它们不是同一层级的东西。台积电更像是底层制造/封装能力平台，华为更像是系统架构与设计方法论。 再看英伟达这几年最典型的路线，就是“不只做 GPU，而是做整套 AI 计算系统”。英伟达 GB200 NVL72 就不是单颗 GPU 的故事，而是 rack-scale 架构：72 颗 Blackwell GPU、36 颗 Grace CPU，通过 NVLink 组成一个 72-GPU domain，对外表现得像一个巨大的 GPU，并通过 NVLink Switch 提供 130TB/s 的低延迟 GPU 通信带宽。 英伟达这套模式和“韬定律”的系统级思路非常接近：不要只看单颗芯片峰值算力，而要看 GPU—GPU、GPU—CPU、GPU—内存、机柜—机柜之间的数据移动效率。 4、投资逻辑：后摩尔时代系统级工程路线的基础设施。 华为“韬定律”不是单一芯片制造突破，而是后摩尔时代的系统级工程路线。它利好的不是单一晶圆厂，而是先进封装、探针测试、EDA、设备材料、高速互连、光互连、散热、电源、系统软件这一整套基础设施。 为什么？因为一旦目标从“晶体管做小”变成“路径做短、系统更快”，产业链价值就会从单点晶圆制造扩散到： 先进封装：把 chiplet、HBM、逻辑芯片靠近； 探针卡/测试设备：多 die、多层、复杂封装对测试要求更高； 封装基板/PCB/连接器：高速信号完整性更关键； 光模块/硅光/CPO：板级和机柜级数据传输从电走向光； EDA/IP：二维布局不够，需要 2.5D/3D/封装/热/功耗协同设计； 散热/液冷/电源：集成度越高，热和供电越难； 系统软件/总线/互联协议：硬件堆起来还不够，调度和通信协议也要重构。 所以投资上，要去找：谁能让芯片之间、芯片内部、芯片与内存、服务器与服务器之间的数据路径变短，谁就能在产业链上占据优势。 未来先进性更多看“数据走多远、走多快、耗多少电、系统能否协同”。华为“韬定律”、台积电先进封装、英伟达 AI Factory，本质上都在围绕这个问题做文章(qinbafrank)